AMD изучает возможность применения технологии трехмерной упаковки не только к кэшу третьего уровня (L3), но и к кэшу второго уровня (L2). Соответствующие исследования содержатся в патентной заявке US20260003794A1, опубликованной Бюро по патентам и товарным знакам США.
В документе описана архитектура «сбалансированного по задержке многослойного кэша». Решение предполагает размещение одного или нескольких кристаллов с L2-кэшем вертикальным стеком поверх базового кристалла, содержащего вычислительные ядра. В качестве примера приводится модуль кэша, состоящий из четырёх блоков по 512 КБ, что в сумме даёт 2 МБ, а при необходимости, добавив ещё один аналогичный слой, можно удвоить этот объем.
Ключевым техническим преимуществом, согласно описанию, является снижение задержки при доступе к данным. В патенте указано, что типичная задержка традиционного «плоского» L2-кэша объемом 1 МБ составляет 14 циклов, в то же время, предложенная многослойная конструкция позволяет сократить этот показатель до 12 циклов для того же объема. Достижение более низкой латентности стало возможным благодаря центральному расположению вертикальных межслойных соединений (through-silicon vias, TSV). Такой подход уравнивает задержку до разных частей кэш-памяти в стеке.
Помимо повышения производительности, технология сулит преимущества в энергоэффективности. Более короткий цикл доступа означает меньшее время активности кэша и более ранний переход в состояние низкого энергопотребления и, как следствие, к общему снижению энергопотребления и тепловыделения.
В настоящее время AMD успешно применяет трехмерную упаковку для увеличения объема L3-кэша в своих процессорах Ryzen и EPYC серий X3D. Исследование возможности «вертикального» масштабирования более быстрого, но обычно меньшего по объему L2-кэша, указывает на возможное направление развития будущих чипов компании, будь то CPU или GPU. Реализация подобных решений в коммерческих продуктах, если она состоится, ожидается не раньше, чем через несколько лет.